Z8F0113 datasheet(13/245 Pages) ZILOG

13 / 245 page

PS024315-1011

P R E L I M I N A R Y

List of Tables

Z8 Encore! XP® F0823 Series

Product Specification

xiii

Table 34.

LED Drive Level Low Register (LEDLVLL) . . . . . . . . . . . . . . . . . . . . . . . 53

Table 35.

Trap and Interrupt Vectors in Order of Priority . . . . . . . . . . . . . . . . . . . . . . 55

Table 36.

Interrupt Request 0 Register (IRQ0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

Table 37.

Interrupt Request 1 Register (IRQ1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

Table 38.

Interrupt Request 2 Register (IRQ2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

Table 39.

IRQ0 Enable and Priority Encoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

Table 40.

IRQ0 Enable High Bit Register (IRQ0ENH) . . . . . . . . . . . . . . . . . . . . . . . 62

Table 41.

IRQ0 Enable Low Bit Register (IRQ0ENL) . . . . . . . . . . . . . . . . . . . . . . . . 62

Table 42.

IRQ1 Enable and Priority Encoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

Table 43.

IRQ1 Enable Low Bit Register (IRQ1ENL) . . . . . . . . . . . . . . . . . . . . . . . . 64

Table 44.

IRQ1 Enable High Bit Register (IRQ1ENH) . . . . . . . . . . . . . . . . . . . . . . . 64

Table 45.

IRQ2 Enable and Priority Encoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

Table 46.

IRQ2 Enable High Bit Register (IRQ2ENH) . . . . . . . . . . . . . . . . . . . . . . . 65

Table 47.

IRQ2 Enable Low Bit Register (IRQ2ENL) . . . . . . . . . . . . . . . . . . . . . . . . 66

Table 48.

Interrupt Edge Select Register (IRQES) . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

Table 49.

Shared Interrupt Select Register (IRQSS) . . . . . . . . . . . . . . . . . . . . . . . . . . 67

Table 50.

Interrupt Control Register (IRQCTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

Table 51.

Timer 0–1 High Byte Register (TxH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

Table 52.

Timer 0–1 Low Byte Register (TxL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

Table 53.

Timer 0–1 Reload High Byte Register (TxRH) . . . . . . . . . . . . . . . . . . . . . . 85

Table 54.

Timer 0–1 Reload Low Byte Register (TxRL) . . . . . . . . . . . . . . . . . . . . . . 85

Table 55.

Timer 0–1 PWM High Byte Register (TxPWMH) . . . . . . . . . . . . . . . . . . . 86

Table 56.

Timer 0–1 PWM Low Byte Register (TxPWML) . . . . . . . . . . . . . . . . . . . . 86

Table 57.

Timer 0–1 Control Register 0 (TxCTL0) . . . . . . . . . . . . . . . . . . . . . . . . . . 87

Table 58.

Timer 0–1 Control Register 1 (TxCTL1) . . . . . . . . . . . . . . . . . . . . . . . . . . 88

Table 59.

Watchdog Timer Approximate Time-Out Delays . . . . . . . . . . . . . . . . . . . . 91

Table 60.

Watchdog Timer Control Register (WDTCTL) . . . . . . . . . . . . . . . . . . . . . 94

Table 61.

Watchdog Timer Reload Upper Byte Register (WDTU) . . . . . . . . . . . . . . 95

Table 62.

Watchdog Timer Reload High Byte Register (WDTH) . . . . . . . . . . . . . . . 95

Table 63.

Watchdog Timer Reload Low Byte Register (WDTL) . . . . . . . . . . . . . . . . 95

Table 64.

UART Transmit Data Register (U0TXD) . . . . . . . . . . . . . . . . . . . . . . . . . 109

Table 65.

UART Receive Data Register (U0RXD) . . . . . . . . . . . . . . . . . . . . . . . . . . 109

Table 66.

UART Status 0 Register (U0STAT0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

Table 67.

UART Status 1 Register (U0STAT1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

Table 68.

UART Control 0 Register (U0CTL0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

Table 69.

UART Control 1 Register (U0CTL1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

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