AMD-K6-2ESLASH400AMZ datasheet(326/332 Pages) AMD

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Index

AMD-K6™-2E Processor Data Sheet

22529B/0—January 2000

Preliminary Information

Burst

pipelined burst reads . . . . . . . . . . . . . . . . . . . . . . . . 142

–143

reads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

–143

ready. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

ready copy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

writeback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

writeback due to cache-line replacement. . . . . . . . . . . . 145

Bus

address . . . . . . . . . . . . . . . . .89

–92, 101, 154, 158, 160, 199

arbitration cycles, inquire and . . . . . . . . . . . . . . . . . . . . 148

backoff (BOFF#) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162

cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

order during misaligned I/O transfers . . . . . . . . . . . . 147

order during misaligned memory transfers . . . . . . . . 140

special . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

data. . . . 92

, 95, 99–100, 116, 120, 136–138, 154, 160, 164

enables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

hold request. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

lock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

request . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

states

address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

data-NA# requested . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

idle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

pipeline address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

pipeline data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

state machine diagram . . . . . . . . . . . . . . . . . . . . . . . . . 135

transition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

BYPASS Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

Bypass Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

cacheable access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

coherency. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199

writeback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

writethrough . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

disabling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190

enable. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

flushing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

, 190

inhibit, L1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239

instruction prefetch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

L1 . . . . . . . . . . . . . . . . . . . 42

, 185, 192, 196, 199, 204, 227

-line fills . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191

-line replacement . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

, 201

masking cache accesses with A20M# . . . . . . . . . . . . . . . 204

MESI states in the data cache . . . . . . . . . . . . . . . . . . . . . 186

operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187

organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

, 185, 205

predecode bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

prefetching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197

related signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190

sector organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

snooping. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203

states . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198

write allocate. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

write to cacheable page . . . . . . . . . . . . . . . . . . . . . . . . . . 193

writeback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

, 12, 204

writethrough . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

CACHE# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

, 189

Capture-DR state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238

Capture-IR state. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238

Case Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285

, 297

extended . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285

measuring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288

–289

Centralized Scheduler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

CLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

, 269

switching characteristics . . . . . . . . . . . . . . . . . . . . . . . . . 267

100-MHz bus operation . . . . . . . . . . . . . . . . . . . . . . . . 268

66-MHz bus operation . . . . . . . . . . . . . . . . . . . . . . . . . 268

Clock Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

, 247

states . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247

diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

halt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249

stop clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

, 252

stop grant . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

, 250

stop grant inquire . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251

transitions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

switching characteristics

100-MHz bus operation . . . . . . . . . . . . . . . . . . . . . . . . 268

66-MHz bus operation . . . . . . . . . . . . . . . . . . . . . . . . . 268

Coherency

cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199

writeback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

writethrough. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

Component Placement . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263

Configuration

power-on initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . 179

Control Register 0 (CR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

Control Register 1 (CR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

Control Register 2 (CR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

Control Register 3 (CR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

Control Register 4 (CR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

Counter, Time Stamp . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

Customer Service . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . iii

Cycles

bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

hold and hold acknowledge . . . . . . . . . . . . . . . . . . . . . . 148

inquire. . . . 86

–91, 101, 105–106, 122, 129, 144, 152, 154,

. . . 156

–158, 160, 162, 166, 199, 202–204, 239, 247,

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249

–251

inquire and bus arbitration. . . . . . . . . . . . . . . . . . . . . . . 148

interrupt acknowledge . . . . . 87

, 90, 92, 98, 114, 128, 132

locked . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

pipelined. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

, 88

pipelined write. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

shutdown. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172

special . . . . . . . . . . . . . . . . . . . . . . . .132

, 170, 223, 249–250

writeback . . 86

, 88–89, 102, 105, 129, 144, 152, 156, 158,

. . . . . . . . . . . . 160

, 162, 166, 188–189, 240, 248, 251

D/C# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

D[63:0]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

bus . . . . 92

, 95, 99–100, 116, 120, 136–138, 154, 160, 164

cache, MESI states in the . . . . . . . . . . . . . . . . . . . . . . . . 186

parity. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

Data Types

3DNow!™ technology. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

floating-point register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

integer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

MMX technology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

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